키사이트테크놀로지스가 인텔 파운드리와 협력해 EMIB-T(Embedded Multi-die Interconnect Bridge-T) 기술을 지원한다고 밝혔다. 이 기술은 인공지능(AI)과 데이터 센터 시장에서 고성능 패키징 솔루션을 강화하기 위한 것으로, 인텔 18A 공정 노드도 함께 지원한다.
AI와 데이터 센터 워크로드의 복잡성이 커지면서 칩렛과 3DIC 간 안정적인 통신의 중요성이 높아지고 있다. 차세대 반도체 애플리케이션 성능 요구를 충족하려면 고속 데이터 전송과 효율적인 전력 공급이 필수다. 이를 위해 반도체 업계는 UCIe(Universal Chiplet Interconnect Express)와 BoW(Bunch of Wires)와 같은 새로운 오픈 표준을 도입하고 있다. 두 표준은 2.5D·3D 또는 라미네이트·유기 패키지 환경에서 칩렛과 3DIC 간 인터커넥트 프로토콜을 정의해, 다양한 설계 플랫폼 간 일관된 통합을 가능하게 한다.
키사이트 EDA와 인텔 파운드리는 이들 표준을 적용해 칩렛의 규격 준수 여부와 링크 마진을 검증하며 상호운용성 생태계를 확장하고 있다. 이번 협력은 개발 비용 절감, 위험 완화, 설계 속도 향상을 목표로 한다.
키사이트 EDA의 ‘칩렛 PHY 디자이너’는 AI와 데이터 센터 애플리케이션을 위한 고속 디지털 칩렛 설계 솔루션으로, UCIe 2.0 표준에 대한 고급 시뮬레이션 기능과 BoW 표준 지원을 제공한다. 이 툴은 시스템 수준의 칩렛 설계와 다이 간(D2D) 설계 검증을 지원하며, 실리콘 제작 전 검증을 가능하게 해 테이프아웃까지의 기간을 줄인다.
석 리 인텔 파운드리 생태계 기술 부문 부사장 겸 총괄 매니저는 “EMIB-T 실리콘 브리지 기술 협력은 고성능 패키징 솔루션을 한 단계 발전시키는 계기”라며 “UCIe 2.0과 같은 표준 통합으로 칩렛 설계 유연성이 높아지고, AI와 데이터 센터 분야에서의 설계 속도가 빨라지며, 고객이 차세대 요구를 충족할 수 있다”고 말했다.
닐 파셰 키사이트 디자인 엔지니어링 소프트웨어 부문 부사장 겸 총괄 매니저는 “칩렛 PHY 디자이너는 실리콘 제작 전 검증 방식을 새롭게 정의해 설계자가 더 빠르고 정확하게 검증할 수 있도록 돕는다”며 “UCIe 2.0과 BoW 같은 표준을 선제적으로 수용하고, 인텔 파운드리의 EMIB-T 지원을 결합해 비효율적인 설계 반복을 줄이고 개발을 가속화할 수 있도록 한다”고 말했다.
헬로티 이창현 기자 |
